MathWorks aggiunge la verifica hardware FPGA Xilinx agli strumenti HDL

Usando Simulink è possibile eseguire la simulazione FPGA-in-the-loop per verificare il codice HDL sulle schede di sviluppo FPGA di Xilinx

Torino, Italy - (2 giu 2011)

EDA Simulator Link fornisce supporto alla simulazione FIL per le schede di sviluppo FPGA Virtex6 e Spartan6 di Xilinx.
EDA Simulator Link fornisce supporto alla simulazione FIL per le schede di sviluppo FPGA Virtex6 e Spartan6 di Xilinx.

MathWorks ha annunciato oggi la disponibilità di EDA Simulator Link 3.3, dotato di nuove funzioni di FPGA-in-the-loop (FIL) per le schede di sviluppo FPGA Xilinx. FIL consente agli ingegneri di verificare i progetti a velocità hardware mentre usano Simulink come banco di prova a livello di sistema.

L’introduzione di FIL si aggiunge alla gamma completa di opzioni di verifica HDL supportate da EDA Simulator Link per gli algoritmi creati in MATLAB e Simulink. La verifica basata su FPGA offre prestazioni di runtime significativamente più elevate di quelle possibili con i simulatori HDL e maggiori garanzie circa l’effettivo funzionamento dell’algoritmo nel mondo reale.

Le caratteristiche principali del prodotto includono funzioni per:

  • verificare le implementazioni HDL del codice MATLAB e dei modelli Simulink usando le schede di sviluppo FPGA per i dispositivi di classe Spartan e Virtex, inclusa la scheda di sviluppo Virtex-6 ML605;
  • verificare le implementazioni HDL del codice MATLAB e dei modelli Simulink usando la cosimulazione con Mentor Graphics ModelSim, Mentor Graphics Questa e Cadence Design Systems Incisive Enterprise Simulator;
  • generare componenti TLM 2.0 da utilizzare in ambienti di prototipazione virtuali SystemC.

MathWorks

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